图2 观瞄显示界面

● FPGA设计

系统中，FPGA主要完成对视频图像的旋转算法实现、图文混合、逻辑控制和部分I/O操作等工作。正是基于这样的考虑，选用了Altera公司的StratixII系列中的EP2S30F484I4芯片。StratixII FPGA放弃了传统的查找表(LUT)结构，使用一种创新的自适应逻辑模块(ALM)作为FPGA的基本结构单元。与第一代Stratix相比，StratixII FPGA的逻辑密度是前者的2倍，速度也快了50%。EP2S30F484I4有13552个自适应逻辑模块(ALM)，33 880等效逻辑单元(LE)，片上RAM为1369728bit，还有12个锁相环(PLL)。

FPGA控制单元是在QuartusII 5.0环境下开发的，消像旋处理是软件设计的关键。数字视频由红外热像仪输出，格式为差分输出。包括如下信号：V_CLK(14.5MHz)，V_LE(行有效)、V_FE(场有效)、V_EOF(奇偶场标志)、V_SYN(复合同步)、V_D[7..0](8bit数据)。该数字视频经过消像旋处理后仍按原格式输出。图像分辨率为（768×576）像素/帧。

由于旋转后图像像素点坐标不再是整数，故旋转后必须对像素点灰度进行插值运算。但是如果采用高阶数的插值运算，其运算过程复杂，运算量也大。通过对系统显示要求和方位解算器精度的综合估算，本系统进行了8倍硬件插值，在像素的水平方向进行2倍插值，垂直方向上进行4倍插值。为了保证插值和图像显示的连续，本系统利用8片IS61LV12048(1024K×8bit的高速SRAM)芯片作场存储器(奇场和偶场)来交替地存储经过旋转处理后的数字图像数据。用于奇(偶)场操作的四片SRAM的20位地址线和写(WE)、读(OE)是一样的，只有各自的8位数据线和片选则是独立的。在一行像素全部传送到以后，和上一行像素的插值工作，还有行内插值就实时的完成了。

FPGA的基准时钟为来自DSP输出的32MHz时钟，经过片内数字时钟网络(PLL)，可以得到系统所需要的多种时钟。

图文混合主要是控制观瞄系统显示屏的显示内容与相应的位置。利用EP2S30F484的内部RAM配置了许多独立的小RAM块，DSP根据不同的控制命令向这些RAM块写入不同的显示内容。FPGA再根据显示位置的分布，以记数的方式在屏幕上控制显示内容输出，达到图文混合。

由于StratixII FPGA使用SRAM来存储配置数据，而SRAM存储器在掉电后数据会丢失，因此每次StratixII FPAG上电时，必须下载一次配置数据。选择正确、合适的配置方案是利用FPGA进行设计的一个重要环节。Altera公司的FPGA共有多种配置方案，其中FPP、AS、PS、PPA和JTAG 配置方案适用于Stratix II系列FPGA。本设计采用了一种Advanced configuration Combine的配置方案。因为在系统研发阶段，考虑到要频繁地向FPGA写入设计文件，和EP2S30F484直接相连的标准JTAG必不可少，ByteMasterMV下载线一端接PC的并口，另一端与板上引出的JTAG底座连接。存储配置数据并完成自动配置的是EPCS16，它是Altera专为StratixII设计的增强型配置器件。当设计完成后，利用ByteMasterMV下载线直接将QuartusII输出的配置信息直接写入增强型配置器件中，以后在独立工作状态下，系统一上电启动，就开始了AS(FAST)方式的自动配置。

使用JTAG配置电路时，主要用到4个必需的管脚：TDI、TDO、TMS和TCK及一个可选的管脚TRST。在电路板上，要根据JTAG 标准的要求，引出2×5的JTAG底座。要注意的是，TMS和TDI管脚必须接1kΩ的上拉电阻。

QuartusII 5.0中一个非常实用的工具是软逻辑分析仪，它通过标准JTAG的方式就提供给用户可视化的在线分析能力。只要把ByteMasterMV电缆连接在EP2S30F484的JTAG头上，添加逻辑分析文件，在里面定义好要观察的信号，触发信号、方式，时钟，采样深度等参数，编译完成后从JTAG下载到FPGA内部，就可以运行，并实时的获得图形化的分析结果。

● DSP设计

ADSP2183是的高速增强定点16位数字信号处理芯片。作为主控芯片，ADSP2183的接口主要可分为图像串行传输接口、串行通信接口、TL16C552A控制接口、字节存储区间接口、I/O空间接口、重叠数据存储区间接口、EZ-ICE控制接口及其他一些IO接口。对DSP主要就是设计存储器地址空间，ADSP2183有4个独立的存储空间：数据存储器、程序存储器、字节存储器、I/O存储器。它们都有相应的片选，支持外部访问。其中，字节存储器空间达到4MB，支持从廉价的8位存储器引导和实时存取。如图3所示，ADSP2183的所有数据线、地址线、存储器片选、中断控制和部分I/O都连到了EP2S30F484上。DSP可以像访问内部存储器一样，访问在FPGA内部配置出的RAM块，与FPGA高速的传送数据。DSP的三个外部中断源是有优先级安排的。因为如果在一场的20ms时间里面不能协助完成图像旋转所需要的计算，则会发生图像停滞或者跳变，严重影响观瞄效果。所以场中断是外部中断源中优先级最高的，接下来是UART产生的中断，因为它直接影响实时的图文混合与显示结果，最后才是控制台产生的中断，人手操作的时间和人眼感受变化的时间毕竟和以上两种相比有比较大的差异。